Del 15-01-2017 al 15-01-2017


Cursos Tecnología Xilinx 2017. 1er Semestre

Cursos Tecnología Xilinx 2017 (Vivado HLx, Zynq AP-SOC y MPSoC, serie-7 (Virtex, Kintex, Artix), Ultrascale y Ultrascale+, HLS, SDSoC, SDAccel SDK, Linux en Xilinx)

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Electratraining, ahora como Xilinx ATP (Authorized Training Provider), ofrece entrenamientos intensivos en tecnología Xilinx, tanto presenciales como a distancia (Live Online).

La modalidad presencial son sesiones diarias de 8 hs de duración, de 9 a 18, con pausa de café y comida. Típicamente se desarrollan en Madrid, en el campus Cantoblanco de la Universidad Autónoma de Madrid.

Las sesiones a distancia (online) son de 4,5 hs con pausa intermedia (14:00 a 18:30 hora Europea – CET). Se utiliza la plataforma adobe connect (con la posibilidad de interactuar con los profesores) y ordenadores en la nube con las herramientas de Xilinx instaladas, se requiere conexión estable a internet tanto para seguir la teoría como la práctica.

El material e información se distribuye en inglés en tanto las clases son dictadas en español. Existe la posibilidad de dictado en Ingles para cursos In-Company.

Podéis acceder a la planicación de próximos cursos en www.electratraining.org para ver detalles de cada curso o consultar a info@electratraining.org.

 La planificación con información de precios en PDF (aqui). En la web podeis ver los detalles de cada curso en particular.

 

HDL (Hardware Description Languages) for FPGA Program / Programa HDL para FPGAs

VHDL01: Designing with VHDL. Logical Synthesis and Simulation for Xilinx FPGA design

VHDL01: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx

Breve resumen: Este curso es una introducción detallada al lenguaje VHDL. Énfasis en escritura de código sintetizable y escritura de código de simulación para bancos de pruebas (testbench).  Se cubre el diseño a nivel RTL (nivel de transferencia de registros) y diferentes estilos de codificación. Éste curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general. También se introducen nociones de Verilog y la forma de interactuar con VHDL. Este curso es eminentemente práctico

VHDL01 – Presencial: L05 – X07 junio (Presencial 3 días)

VRLG01: Designing with Verilog. Logical Synthesis and Simulation for Xilinx FPGA design

VRLG01: Diseñando con Verilog. Síntesis Lógica y Simulación para FPGAs de Xilinx

Breve resumen: Este curso completo es una introducción completa al lenguaje de Verilog. El énfasis está en escribir código a nivel RTL (Transferencia de Registro) y escribir código comportamental. Éste curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general.  La formación puede aplicarse a cualquier diseño digital utilizando un enfoque top-down. Este curso combina conceptos teoricos con ejercicios prácticos de laboratorio para reforzar conceptos clave. También aprenderá técnicas avanzadas de codificación que mejorarán su optimización FPGA. Este curso cubre Verilog 1995 y 2001. En este curso de tres días, obtendrá valiosa experiencia práctica. Los estudiantes con poco o ningún conocimiento de Verilog terminarán este curso con la habilidad de escribir diseños de hardware eficientes y realizar simulaciones de alto nivel de HDL.

VRLG01 – Presencial: L08 – X10 mayo (Presencial 3 días)

Vivado Design Suite Program / Programa Vivado

FPGA01: Designing FPGAs Using the Vivado Design Suite 1 (Essential Vivado)

FPGA01: Diseño FPGA de Xilinx usando Vivado Design Suite 1 (Vivado Fundamental)

Breve Resumen: Este curso ofrece entrenamiento introductorio en el Vivado ™ Design Suite y le ayuda a entender el flujo de diseño con FPGAs de Xilinx. Este curso enseña a crear un diseño de FPGA, que incluye la creación de un proyecto de Vivado Design Suite, simulando el diseño, realizando asignaciones de pines, aplicando restricciones básicas de temporización, sintetizando, implementando y depurando el diseño. Finalmente, también se cubre el proceso para generar y descargar flujo de bits en una placa de demostración.

FPGA01 – Presencial: J08 – V09 junio (Presencial 2 días)

FPGA02: Designing FPGAs Using the Vivado Design Suite 2 (Advanced Vivado II)

FPGA02: Diseño FPGA de Xilinx usando Vivado Design Suite 2 (Vivado Avanzado II)

Breve Resumen: Este curso muestra cómo construir un diseño eficaz en FPGA utilizando técnicas de diseño síncrono, usando el Vivado® IP integrator para crear un sub-sistemas, utilizando técnicas de codificación HDL adecuadas para mejorar el rendimiento de diseño y depurar un diseño con múltiples dominios de reloj.

FPGA02 – Presencial: L19 – M20 junio (Presencial 2 días)

FPGA03: Designing FPGAs Using the Vivado Design Suite 3 (Advanced Vivado III)

FPGA03: Diseño FPGA de Xilinx usando Vivado Design Suite 3 (Vivado Avanzado III)

Breve Resumen: Este curso demuestra técnicas para cumplir restricciones temporales (timing closure), tales como las restricciones básicas (baselining), segmentación (pipelining), circuitos de sincronización y técnicas óptimas de codificación HDL, que ayudan a cumplir restricciones temporales en el diseño. Este curso también le muestra cómo depurar su diseño usando capacidades avanzadas del Vivado logic analyzer.

FPGA03 – Presencial: X21 – J22 junio (Presencial 2 días)

FPGA04: Designing FPGAs Using the Vivado Design Suite 4 (Advanced Vivado IV)

FPGA04: Diseño FPGA de Xilinx usando Vivado Design Suite 4 (Vivado Avanzado IV)

Breve Resumen: Este curso aborda los aspectos más avanzados de la herramienta Vivado® Design Suite y del hardware de las FPGAs de Xilinx. Este curso le permite utilizar las capacidades avanzadas de Vivado para lograr cumplir requisitos de diseño (design closure). Además se describen las restricciones de entrada/salida e interfaces source-synchronous y system-synchronous, uso de scripting Tcl en el flujo non-project, uso de técnicas de floorplanning, diseño incremental y optimizaciones físicas, características de seguridad (bitstream encryption, AES authentication y seguridad en IP), modos de configuración avanzados.

FPGA04 – Presencial: Q3 (Presencial 2 días)

Embedded-Zynq Program / Programa empotrados-Zynq

EMB01: Essential Embedded Systems Design with Xilinx FPGA

EMB01: Esencial Sistemas Embebidos en FPGA de Xilinx

Breve resumen: Actualización en el desarrollo de sistemas embebidos utilizando Vivado® Design Suite en dispositivos Xilinx. El curso se basa especialmente Zynq (AP-SoC) aunque también Microblaze. EL curso enseña a crear periféricos para ampliar el sistema así como simularles utilizando modelos funcionales del bus (BFMs).

EMB01 – Presencial: L20 – M21 febrero (Presencial 2 días)

EMB02: Advanced Features and Techniques of Embedded Systems Design

EMB02: Sistemas Embebidos en FPGA Avanzado

Breve resumen: Ayuda a desarrolladores a entender y utilizar los componentes avanzados de las arquitecturas Zynq® o MicroBlaze ™. Detalla los componentes individuales en el PS: periféricos I/O, timers, caché, DMA e interrupciones. Énfasis en el acceso a la DDR de la lógica PL y acceso eficiente en la interconexión PL-PS. Introducción a las técnicas de programación de software y Linux en Sistemas embebidos en Xilinx.

EMB02 – Presencial: X22 – J23 febrero (Presencial 2 días)

EML1: Build a Linux distribution for Xilinx FPGA

EML1: Construir una distribución Linux para FPGAs de Xilinx

Incluye: Linux using Yocto and intro drivers.

EML1 – Presencial:  2nd Semester (Presencial 3 días)

EMB11: Zynq UltraScale+ MPSoC for system architect

EMB11: Zynq UltraScale+ MPSoC para arquitectos de sistemas

Breve Resumen: Arquitectos de sistemas, ingenieros software y hardware interesados en comprender las capacidades y el ecosistema del dispositivo MPSoC Zynq UltraScale+. Elementos clave de la unidad de procesamiento (APU – application processing unit) y la unidad de procesamiento en tiempo real (RPU – real-time processing unit); Conectividad entre el sistema de procesamiento (PS) y la lógica programable (PL); Utilizar QEMU para emular el comportamiento del HW; Utilizar las estrategias de gestión de energía y aprovechar las capacidades de la unidad de gestión de la plataforma (PMU); Secuencias de inicio apropiadas a las necesidades del sistema; Entornos de procesamiento múltiple asimétrico (AMP) y entornos de multi-procesamiento simétricos (SMP); Situaciones donde utilizar la tecnología ARM® TrustZone y /o un hipervisor.

EMB11: Presencial  2nd Semester (Presencial 3 días)

DSP-HLS-SDx Program / Programa DSP-HLS-SDx

HLS01: High Level Synthesis for Xilinx FPGAs using Vivado-HLS

HLS01: Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLS

Breve Resumen: Completa Introducción a la herramienta de síntesis de alto nivel Vivado® (HLS). Este curso cubre estrategias de síntesis, características de la herramienta, mejora de rendimiento, optimización en área, creación de interfaces, reducción de latencia, codificación de bancos de prueba (testbench), trucos y consejos de codificación.

HLS01 – Presencial: L10 – M11 julio (Presencial 2 días)

SDS01: SDSoC development environment

SDS01: Diseño de sistemas con Xilinx SDSoc

Breve Resumen: Uso del entorno de desarrollo de sistemas empotrado SDSoc, el objetivo es utilizar las herramientas para acelerar un diseño existente a nivel de la arquitectura del sistema. Identificar las funciones candidatas para la aceleración de hardware mediante la herramienta de profiling TCF. Uso del depurador del sistema para controlar el flujo de ejecución y examinar la memoria y las variables durante una sesión de depuración. Mover las las funciones de software al hardware y estimar el rendimiento del acelerador y el efecto en el sistema.

SDS01 – Presencial: X12 – J13 julio (Presencial 2 días)

SDA02: Using the OpenCL Framework for FPGAs (SDAccel development environment)

SDA02: Uso del framework OpenCL para FPGAs (Entorno de desarrollo SDAccel)

Breve Resumen: Desarrollo de nuevas aplicaciones escritas en OpenCL, C / C ++ y RTL en el entorno de desarrollo SDAccel ™ para su uso en FPGAs Xilinx. También se cubre la traducción (porting)  de aplicaciones existentes. Este curso también demuestra cómo depurar y perfilar (profiling) código OpenCL usando el entorno de desarrollo SDAccel. Además, aprenderá a maximizar el rendimiento y utilizar eficientemente los recursos de la FPGA.

SDA02 – Presencial: 2do semestre (Presencial 2 días)

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