18-05-2017


Seminario Xilinx SDx: SDSoC, SDNet, SDAccel, HLS, IPI, QUEMU

Seminario Xilinx SDx (SDSoC, SDNet, SDAccel), Síntesis de Alto Nivel (Vivado-HLS), Entorno de integración de Cores (IP-Integrator), Emulación de Hardware con QUEMU.

El seminario gratuito, pero requiere preinscripción. Plazas limitadas por aforo del laboratorio.

Presentación:

Este seminario introduce la familia de herramientas del entorno de desarrollo SDx de Xilinx. SDx es la familia de entornos de desarrollo orientados a ingenieros de sistemas y software. SDx permite a los desarrolladores con poca experiencia FPGA utilizar lenguajes de programación de alto nivel para aprovechar la potencia del hardware programable.
La familia de utilidades está compuesta por tres herramientas, SDAccel (programación con OpenCL, C, C++ para aceleración de algoritmos típicamente de supercomputación), SDNet (Entorno de especificación para procesamiento de tráfico de red), SDSoC (entorno de desarrollo para sistemas empotrados basados en Zynq y Zynq US).
Adicionalmente la herramienta de generación de cores IP desde C/C++ Vivado-HLS y su uso e integración con la utilidad de integración de cores-IP (IP-Integrator) será revisada. Por último, veremos la posibilidad de acelerar el diseño del software de sistemas empotrados usando el emulador de hardware QEMU. Xilinx ha desarrollado una máquina virtual de código abierto (QEMU – Quick Emulator) que emula las interfaces de hardware / software de sistemas Microblaze o Zynq.
Este seminario será teórico/práctico, dispondremos de la instalación de las herramientas para hacer ejercicios prácticos

Agenda (Preliminar)

  • 9.00: welcome
  • 9.15: Xilinx SDx Development Environment
    • SDAccel Development Environment
    • SDNet Development Environment
    • SDSoC Development Environment
  • 10:30: Coffe Break
  • 11:00: Xilinx C-based IP generation with Vivado High-Level Synthesis for Hardware Engineers
    • C-based IP generation with Vivado High-Level Synthesis
    • Block-based IP Integration with Vivado IP Integrator
  • 11:30: Sesión práctica de las herramientas
  • 13:30: Hardware abstraction with QEMU and Cadence
  • 14:00: Cierre, Ruegos y Preguntas

Fecha:

Jueves 18 de mayo de 2017

Lugar:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Here you can find information about how to reach EPS-UAM (Spanish and English).

Registro:

Inscripción / Registration

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