Del 10-07-2017 al 14-07-2017


Síntesis de alto nivel y Sistemas en un Chip con FPGAs de Xilinx: Vivado-HLS y SDSoC

Síntesis de alto nivel para FPGAs de Xilinx: Vivado-HLS y SDSoC

El diseño digital ha evolucionado de los lenguajes de descripción de hardware (HDL – Hardware Description Languages) a los lenguajes de alto nivel (HLL – High Level Languages). En este curso se estudian las estrategias para el uso de las herramienta de síntesis para obtener diseños digitales eficientes a partir de descripciones en C/C++. Se aprenden los conceptos de optimización de área y velocidad en el contexto de la síntesis de alto nivel.

Vivado-HLS y SDSoC, se trata de dos cursos interrelacionados. El primero explora las alternativas de optimización de la herramienta de síntesis de alto nivel para FPGAs de Xilinx Vivado-HLS (High Level Synthesis) tanto para generar core-IP independientes como co-procesadores. El segundo curso profundiza en la herramienta SDSoC (Software Defined System on a Chip) para definir sistemas en un chip utilizando el AP-SoC (All Programmable SoC) Zynq. Es altamente recomendable para sacar partido a la herramienta SDSoC tomar el curso de Vivado-HLS.

Puede ver detalles de estos cursos la sección detalles y descriptores más abajo. Puede consultar el resto de los cursos Xilinx 2017 (en breve).

Prerrequisitos:

Conocimientos de lenguajes de descripción de HW (VHDL ó Verilog). Nociones de uso de FPGAs. Nociones de C/C++.

Fechas:

  • Vivado-HLS: Lunes 10 y Martes 11 de julio de 2017 de 9:00 a 18:00 hs
  • SDSoc: Miércoles 12 y Viernes 13 de julio de 2017 de 9:00 a 18:00 hs

Descriptores y detalles:

HLS1: High Level Syntesis for Xilinx FPGAs using Vivado-HLS
(HLS1: Síntesis de Alto Nivel para FPGAs Xilinx usando Vivado-HLS)

SDS1: SDSoC development environment
(SDS1: Entorno de desarrollo de sistemas de un chip Xilinx SDSoC)

Lugar:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Como llegar a la EPS-UAM (aquí).

Fundación Tripartida

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