Del 10-11-2021 al 11-11-2021


Diseño con FPGAs de Xilinx: VHDL Síntesis Lógica y Simulación (2021)

VHD01: Designing with VHDL. Logical Synthesis and Simulation for Xilinx FPGA design

Se trata de un curso de 2 días, el cual precede a dos cursos en diseños de FPGAs.  Estos 3 cursos están relacionados entre sí, y pueden ser cursados individualmente o combinados.

VHD01: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx

Breve resumen: Este curso es una introducción al lenguaje VHDL. Énfasis en escritura de código sintetizable y escritura de código de simulación para bancos de pruebas (testbench).  Se cubre el diseño a nivel RTL (nivel de transferencia de registros) y diferentes estilos de codificación. Este curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general. También se introducen nociones de Verilog y la forma de interactuar con VHDL. Este curso es eminentemente práctico.

Puede ver información preliminar de la planificación de cursos Xilinx para el primer semestre 2021 aquí.

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

 Puede consultar los detalles de esta edición 2021 aquí.

Fechas

  • VHDL01: miércoles 10 y jueves 11 de noviembre de 2021 de 9:00 a 18:00h.
  • VIV-ESS: Lunes 15, martes 16 y miércoles 17 de noviembre de 2021 de 9:00 a 18:00h.
  • VIV-ADV: Lunes 29, martes 30 noviembre y miércoles 1 de diciembre de 2021 de 9:00 a 18:00h.

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)

Pre-Inscripción

[Inscripción a VHDL Cerrada] Si te apuntas te avisamos de la próxima edición que se programe.

Inscripción / Registration

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