Detalle del Curso
Entrenamiento Intensivo 2007 sobre
FPGAs Xilinx - VHDL - Entorno de Diseño ISE
Contenido del Curso
Semana 0:
Introducción VHDL: Introducción. Entidad y arquitectura. Tipos de señales. Operadores. Sentencias secuenciales y concurrentes. Procesos. Lista de sensibilidad. Variables. Registros en VHDL. Memoria implícita. Máquinas de estados. Inferencia de alta impedancia. Diseño jerárquico. Simulación funcional con bancos de prueba básicos.
Semana I:
FPGAS / Herramienta EDA: Diagrama de flujo de diseño y opciones tecnológicas. Arquitecturas de FPGAs. Interconexión. Skew y distribución de reloj. Frecuencia máxima. Modelo de Retardos. Herramienta EDA: Technology Mapping, Place-Route. Simulated Annealing. Simulación: Controlabilidad y observabilidad. Herramienta ISE. Project Navigator (Códigos fuentes y procesos asociados). Herramientas de Síntesis (Xilinx Synthesis Tool - XST). Design Entry Tools (HDL Editor, Core Generator, Schematic Editor, State Editor, PACE). Opciones de Implementación. Análisis de Reports. Simulador Modelsim (Behavioral and Timing Simulation). Modos de configuración.
VHDL 1: Simulación funcional, post-síntesis y post-layout. Configuraciones. Manejo del simulador stand-alone o desde ISE. Diseño orientado a síntesis: inferencia de memoria, circuitos aritméticos, combinacionales y FSMs. Módulos parametrizables (generic).
Semana II:
Opciones Avanzadas de Diseño: User Constraint File (Fichero UCF). Ejercicios de optimización utilizando las herramientas Floorplanner y FPGA Editor. Opciones avanzadas de síntesis. RPM (emplazamiento relativo). Xpower (estimación de consumo). JTAG. Reconfiguración en tiempo de ejecución. Tecnología JBits. Memoria (distribuida, doble puerto, blockRAM, SRL), cadenas de acarreo, multiplicadores embebidos. DLL y DCM. Diseño incremental y Modular.
Diseño de alta velocidad en FPGAs: Fallos de Sincronización: Doble Captura y Captura Nula. Pipelinine. Granularidad y Profundidad de Lógica. Comunicación global y local. Compromiso área-velocidad-latencia. Determinismo del PPR. Consumo en Pipelines. Wave-Pipelining.
VHDL 2: Bancos de pruebas complejos , con procedimientos, funciones y paquetes. Estructuras repetitivas y generadores de módulos. Manejo del tiempo en VHDL. Interacción con simuladores (TCL/TK). Conexión VHDL - C/C++. Ejemplos de diseño con picoBlaze (microcontrolador embebido).