22-11-2018

Seminario Mentor-Cadlog: Flujo de Verificación y Sistemas Críticos en FPGA

Safety Critical FPGA Design and Verification Flow

Cadlog, distribuidor de Mentor-Siemens nos ofrece este seminario titulado “Seminario Cadlog: Safety Critical FPGA Design and Verification Flow”.  Puede ver los detalles en la página de Cadlog (aquí).

Resultado de imagen de mentor graphics        Resultado de imagen de cadlog

Introducción (English Below):

Todo el mundo habla y muchas empresas se están subiendo al tren de seguridad funcional. El último estudio de la industria del Wilson Research Group muestra que casi dos tercios de los proyectos de diseño FPGA europeos actuales se utilizan dentro de una aplicación que requiere seguridad, como por ejemplo, conducción autónoma o aviones.

Tales aplicaciones de seguridad requieren una alta calidad y una alta confiabilidad de los diseños en FPGA. Pero la verdad es que más del 70% de estos diseños de FPGA todavía tienen errores no triviales que pasan a producción. Estas cifras revelan un gran problema con los diseños FPGA de hoy: la complejidad de los diseño está en un nivel mucho más alto que el de la verificación.

Con este seminario, Cadlog y Mentor le mostrarán cómo cerrar la brecha entre el diseño y la verificación y cómo obtener una mejor calidad y una mayor confiabilidad de su diseño.

El seminario será dictado en Inglés por profesionales de Mentor-Siemens y CadLog.

Introduction

Everybody is talking about and many companies are jumping on the functional safety train. The latest industry study from the Wilson Research Group shows, that almost 2/3 of today’s European FPGA design projects are used within a safety application, i.e. autonomous driving or airplanes.

Such safety applications require a high quality and a high reliability of the FPGAs. But the truth is, that more than 70% of these FPGA designs still have non-trivial bugs which escape to production. This number discovers a big problem with today’s FPGA designs: The design creation is on a much higher level than the verification.

With this seminar, Cadlog and Mentor will show you, how to close the gap between design and verification and how to get a better quality and a higher reliability of your design.

 

Agenda (preliminar):

  • Introduction and Siemens Vision 2020
  • Functional Safety for FPGAs
  • Introduction to Code and Functional Coverage
  • Requirements Tracing
  • Static Design Checking
  • Automated Testbench Generation
  • Automated Formal Verification
  • Conclusion and Q&A

Fecha: 

Jueves, 22 de noviembre de 2018. de 9.30 a 16.00.

Lugar:

Sala C-105, edificio C. – Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Speakears:

Stefan Bauer is Application Engineer at Mentor – A Siemens Business to support the European Distribution Channel in the digital design and verification area. Before he joined Mentor in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg, Germany where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.

Rachid Laaris. A background in Microelectronics, Physics and more than 19 years of EDA experience. Rachid entered the Electronic Design Automation (EDA) in 1998 as an application engineer and continued his career to consultancy in signal integrity on behalf of European companies. As part of CADlog team, he is dedicated to deliver productive engineering and HDL development solutions to customers via the best in class software and support for tomorrows complex designs.

Registro:

Registrarse en este evento a través de la página de CadLog (aquí).