Del 31-10-2018 al 02-11-2018

Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx

Diseño con FPGAs de Xilinx: VHDL Síntesis Lógica y Simulación.

Anuncio Preliminar.

Se tratan de un curso de 3 días. Design with VHDL: Logical Synthesis and simulation for Xilinx designs (Introducción al lenguaje de descripción de Hardware y su adaptación a FPGAs de Xilinx). El cual precede a los 4 cursos de diseño en FPGAs.

  • Diseño con FPGAs de Xilinx: Vivado Design Suite I y II: (FPGA01 y FPGA02).
  • Diseño con FPGAs de Xilinx: Vivado Design Suite III y IV: (FPGA03 y FPGA04).

Puede ver la planificación de cursos Xilinx de este semestre (aquí).

Fechas

  • VHDL01: Design with VHDL: Logical Synthesis and simulation for Xilinx designs
    • Miércoles 31 de octubre, jueves 1 y viernes 2 de noviembre de 2018 de 9 a 18 hs

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)

Pre-Inscripción

Curso cerrado.