Del 28-04-2021 al 30-04-2021

Xilinx Vitis-HLS incompany IAA

Síntesis de alto nivel para FPGAs de Xilinx con Vitis-HLS

La necesidad de subir el nivel de abstracción para ganar productividad ha hecho de Síntesis del Alto Nivel (High Level Synthesis-HLS) una pieza clave para transformar descripciones algorítmicas en código RTL en tiempo inimaginables hace una década. Vivado-HLS ha evolucionado convirtiéndose en una herramienta indispensable en el flujo de diseño basados en IP-cores utilizado en Vivado Design Suite. Así mismo es parte esencial para la síntesis de hardware dentro de del entorno de desarrollo software Vitis (Vitis – Unified Software Platform).

Desde la versión 2020.2 de la herramienta Vivado-HLS se ha renombrado la herramienta como Vitis-HLS introduciendo cambios menores que favorecen la integración en el flujo de diseño

Temario

Session 1:
Introduction to High-Level Synthesis
Vivado HLS Tool Flow
Design Exploration with Directives
Vivado HLS Tool Command Line Interface
Introduction to HLS UltraFast Design Methodology
Introduction to I/O Interfaces

Session 2:
Block-Level I/O Protocols
Port-Level I/O Protocols
Port-Level I/O Protocols: AXI4 Interfaces
Port-Level I/O Protocols: Memory Interfaces
Port-Level I/O Protocols: Bus Protocol
Pipeline for Performance: PIPELINE

Session 3:
Pipeline for Performance: DATAFLOW
Optimizing Structures for Performance
Data Pack and Data Dependencies
Vivado HLS Tool Default Behavior. Reducing Latency
Improving Area and Resource Utilization

Session 4:
HLx Design Flow – System Integration
Vivado HLS Tool C Libraries: Arbitrary Precision
Hardware Modeling
Using Pointers in the Vivado HLS Tool

Session 5:
Advanced Examples on data movement, streaming processing and image processing

Fechas:

  •  Miércoles 28, jueves 29 y viernes 30 de abril de 2021 9:00 a 18:00h.

Lugar de realización:

Instituto Astrofísica de Andalucía, Granada