Del 16-03-2020 al 17-03-2020
Posp: Síntesis de alto nivel (HLS) para FPGAs de Xilinx con Vivado-HLx
Curso pospuesto hasta próxima reprogramación.
Debido a la actual situación se postpone esta formación. Esperemos poder reprogramar los cursos y seminarios ni bien se reestablezca la situación.
Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLx
La necesidad de subir el nivel de abstracción para ganar productividad ha hecho de Síntesis del Alto Nivel (High Level Synthesis-HLS) una pieza clave para transformar descripciones algorítmicas en código RTL en tiempo inimaginables hace una década atrás. Vivado-HLS ha evolucionado convirtiéndose en una herramienta indispensable en el flujo de diseño basados en IP-cores utilizado en Vivado Design Suite.
Así mismo es parte esencial para la síntesis de hardware dentro de del entorno de desarrollo de Vitis (Vitis – Unified Software Platform)
HLS01: High Level Synthesis for Xilinx FPGAs with Vivado-HLx
HLS01: Síntesis de alto nivel para FPGAs de Xilinx con Vivado-HLx
Breve Resumen: Completa Introducción a la herramienta de síntesis de alto nivel Vivado-HLS. Este curso cubre estrategias de síntesis, características de la herramienta, mejora de rendimiento, optimización en área, creación de interfaces, reducción de latencia, codificación de bancos de prueba (testbench), trucos y consejos de codificación. El temario ha sido actualizado para cubrir las novedades de la herramienta así como la integración con Vitis (Unified Software Platform) y Vivado HLx.
Descriptores y detalles:
Fechas:
Vivado-HLS: lunes 16 y martes 17 de marzo de 2020 de 9:00 a 18:00 hs (2 días)
Lugar de realización:
Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID
Puede ver como llegar (Aquí).
Fundación Fundae:
Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)
Pre-Registro
Reprogramado debido al Covid-19. Próxima edición:
