Del 26-02-2024 al 28-02-2024

Diseño con FPGAs de AMD-Xilinx: VHDL Síntesis Lógica y Simulación (2024)

VHDL: Designing with VHDL. Logical Synthesis and Simulation for AMD FPGA design

Se trata de un curso de 2.5 días, el cual precede a dos cursos en diseños de FPGAs. Estos 3 cursos están relacionados entre sí, y pueden ser cursados individualmente o combinados.

VHDL: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de AMD-Xilinx (2.5 días).
VIV-ESS: Diseño FPGA de Xilinx usando Vivado Design Suite Essential (3 días).
VIV-ADV: Diseño FPGA de Xilinx usando Vivado Design Suite Advanced (3 días).

VHDL: Diseñando con VHDL. Síntesis Lógica y Simulación para FPGAs de Xilinx

Breve resumen: Este curso es una introducción al lenguaje VHDL. Énfasis en escritura de código sintetizable y escritura de código de simulación para bancos de pruebas (testbench). Se cubre el diseño a nivel RTL (nivel de transferencia de registros) y diferentes estilos de codificación. Este curso aborda específicamente los dispositivos Xilinx y los dispositivos FPGA en general. También se introducen nociones de Verilog y la forma de interactuar con VHDL. Este curso es eminentemente práctico.

Este curso se dicta en español y la documentación está en inglés.

Descriptores y detalles:

Puede consultar los detalles de esta edición 2024 aquí.

Fechas

VHDL: Lunes 26, martes 27 y miércoles 28 de febrero de 2024 (2.5 días – 20hs).
Lunes de 10:30 a 17:30 (6 hs de clase), martes de 9:00 a 18:00 (8 hs) y miércoles de 9:00 a 15:00 (6 hs).
VIV-ESS: Lunes 11, martes 12 y miércoles 13 de marzo de 2024 de 9:00 a 18:00h (3 días – 24hs).
VIV-ADV: Lunes 8, martes 9 y miércoles 10 de abril 2024 de 9:00 a 18:00h (3 días – 24hs).

Lugar de realización:

Escuela Politécnica Superior
Universidad Autónoma de Madrid (UAM)
Francisco Tomás y Valiente, 11
28049 MADRID

Puede ver como llegar (Aquí).

Fundación Fundae:

Recuerde que su empresa puede beneficiarse de las subvenciones de la fundación fundae (antigua fundación tripartita)